按鍵掃描接口的Verilog HDL實現(xiàn)是怎么樣的

今天就跟大家聊聊有關按鍵掃描接口的Verilog HDL實現(xiàn)是怎么樣的，可能很多人都不太了解，為了讓大家更加了解，小編給大家總結了以下內容，希望大家根據(jù)這篇文章可以有所收獲。

使用Verilog HDL 實現(xiàn)的4*4 矩陣鍵盤的接口掃描模塊。

module button_scan(

clk,in,out,num

    );

 input clk;

 input [3:0]in;

 output [3:0]out;

 output [4:0]num;

 reg [4:0]num;

 reg [1:0]cnt=0;

 reg [1:0]tmp=0;

 reg [3:0]out_reg=0;

 wire [7:0]dsample;

 assign dsample={out_reg,in};

 assign out=out_reg;

 //generate the column of martix

 always @ ( posedge clk )

 begin

cnt<=cnt+1;

case(cnt)

0:out_reg<=4'b1000;

1:out_reg<=4'b0100;

2:out_reg<=4'b0010;

3:out_reg<=4'b0001;

endcase

 end

 //get the key number

 always @ ( posedge clk )

 begin

if(in==4'b0000)

begin

if(tmp==3)

begin

num<=16;

tmp<=0;

end

else

begin

num<=num;

tmp<=tmp+1;

end

end

else

begin

tmp<=0;

case(dsample)

8'b1000_0001 : num <= 0;

8'b1000_0010 : num <= 1;

8'b1000_0100 : num <= 2;

8'b1000_1000 : num <= 3;

8'b0100_0001 : num <= 4;

8'b0100_0010 : num <= 5;

8'b0100_0100 : num <= 6;

8'b0100_1000 : num <= 7;

8'b0010_0001 : num <= 8;

8'b0010_0010 : num <= 9;

8'b0010_0100 : num <= 10;

8'b0010_1000 : num <= 11;

8'b0001_0001 : num <= 12;

8'b0001_0010 : num <= 13;

8'b0001_0100 : num <= 14;

8'b0001_1000 : num <= 15;

endcase

end

 end

endmodule

看完上述內容，你們對按鍵掃描接口的Verilog HDL實現(xiàn)是怎么樣的有進一步的了解嗎？如果還想了解更多知識或者相關內容，請關注億速云行業(yè)資訊頻道，感謝大家的支持。