數(shù)碼管顯示電路的Verilog HDL實(shí)現(xiàn)是怎樣的呢

這篇文章給大家介紹數(shù)碼管顯示電路的Verilog HDL實(shí)現(xiàn)是怎樣的呢，內(nèi)容非常詳細(xì)，感興趣的小伙伴們可以參考借鑒，希望對(duì)大家能有所幫助。

任何一個(gè)7 段碼管都有128 種顯示模式，而其中的數(shù)字0-9 是最為有用也是最常見的。通過控制共陽極（共陰極）數(shù)碼管的陰極（陽極），可以顯示數(shù)字0-9，圖11-22 給出共陽極和共陰極數(shù)碼管各自的連接關(guān)系。對(duì)于多位數(shù)碼管而言，實(shí)際中為了簡(jiǎn)化電路，常常需要將所有共陰極數(shù)碼管的陽極接到一起，所有共陽極數(shù)碼管的陰極接到一起，用多個(gè)獨(dú)立的位選和7 個(gè)（或8 個(gè)）公共段選控制所有的數(shù)碼管。

假設(shè)位選信號(hào)為低有效，當(dāng)位選有效時(shí)，段選為0時(shí)對(duì)應(yīng)的二極管段被點(diǎn)亮。則用FPGA控制4位8段數(shù)碼管分別顯示數(shù)字1、2、3、4的程序如下：

位選1 為低時(shí)（其它位選都為高），第一位數(shù)碼管被選中，此時(shí)的共用段選用于第一位數(shù)碼管的顯示；位選2 為低時(shí)（其它位選都為高），第二位數(shù)碼管被選中，此時(shí)的共用段選用于第二位數(shù)碼管的顯示，三、四位數(shù)碼管的顯示依次類推。在一個(gè)刷新周期T 內(nèi)，每位數(shù)碼管都有1/4T 周期的時(shí)間被刷新。為了保證所有4 位數(shù)碼管的顯示不閃爍，一般刷新頻率要大于5Hz。在一個(gè)周期中，雖然每位數(shù)碼管會(huì)有3/4T 的時(shí)間不被點(diǎn)亮，但位選刷新的速度較快，同時(shí)由于數(shù)碼管自身的余輝特性，每位數(shù)碼管在變暗之前就又會(huì)被重新刷新，因此人眼無法感覺到數(shù)碼管變暗。如果刷新的頻率小于一定值（如45Hz），則人眼就會(huì)感覺到數(shù)碼管的閃爍。一般刷新頻率在60Hz 到1KHz 之間時(shí)，多位數(shù)碼管顯示得比較理想。

module LED_Display(

clk,seg,dq,an

    );

 input clk;

 output [6:0]seg;//phase select:consist of ABCDEFG

 output dq;//little point

 output [3:0]an;//bit select

 reg [15:0]count_for_clk=0;//65536

 reg [6:0]seg_reg;

 reg [3:0]an_reg;

 assign seg=seg_reg;

 assign an=an_reg;

 assign dq=1;

 parameter zero=7'b100_0000,//G=1

  one=7'b111_1001,

  two = 7'b010_0100,

  three= 7'b011_0000,

  four = 7'b001_1001,

  five = 7'b001_0010,

  six = 7'b000_0010,

  seven= 7'b111_1000,

  eight= 7'b000_0000,

  nine = 7'b001_0000;

always @ (posedge clk)//fractional frequency counter

begin

count_for_clk<=count_for_clk+1;

end

always@(posedge clk)

begin

case(count_for_clk[15:14])

0:an_reg<=4'b0111;

1:an_reg<=4'b1011;

2:an_reg<=4'b1101;

3:an_reg<=4'b1110;

endcase

end

always@(posedge clk)

begin

case(count_for_clk[15:14])

0: seg_reg<=one;

1: seg_reg<=two;

2: seg_reg<=three;

3: seg_reg<=four;

endcase

end

endmodule

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