Verilog有什么用

本篇內(nèi)容介紹了“Verilog有什么用”的有關(guān)知識，在實(shí)際案例的操作過程中，不少人都會(huì)遇到這樣的困境，接下來就讓小編帶領(lǐng)大家學(xué)習(xí)一下如何處理這些情況吧！希望大家仔細(xì)閱讀，能夠?qū)W有所成！

Verilog HDL通過對reg型變量建立數(shù)組來對存儲(chǔ)器建模，可以描述RAM型存儲(chǔ)器，ROM存儲(chǔ)器和reg文件。數(shù)組中的每一個(gè)單元通過一個(gè)數(shù)組索引進(jìn)行尋址。在Verilog語言中沒有多維數(shù)組存在。 memory型數(shù)據(jù)是通過擴(kuò)展reg型數(shù)據(jù)的地址范圍來生成的。其格式如下：

reg [n-1:0] 存儲(chǔ)器名[m-1:0]；

或 reg [n-1:0] 存儲(chǔ)器名[m:1]；

在這里，reg[n-1:0]定義了存儲(chǔ)器中每一個(gè)存儲(chǔ)單元的大小，即該存儲(chǔ)單元是一個(gè)n位的寄存器。存儲(chǔ)器名后的[m-1:0]或[m:1]則定義了該存儲(chǔ)器中有多少個(gè)這樣的寄存器。最后用分號結(jié)束定義語句。

下面舉例說明：

reg [7:0] mema[255：0];

這個(gè)例子定義了一個(gè)名為mema的存儲(chǔ)器，該存儲(chǔ)器有256個(gè)8位的存儲(chǔ)器。該存儲(chǔ)器的地址范圍是0到

255。注意：對存儲(chǔ)器進(jìn)行地址索引的表達(dá)式必須是常數(shù)表達(dá)式。

另外，在同一個(gè)數(shù)據(jù)類型聲明語句里，可以同時(shí)定義存儲(chǔ)器型數(shù)據(jù)和reg型數(shù)據(jù)。見下例：

parameter wordsize=16, //定義二個(gè)參數(shù)。

memsize=256;

reg [wordsize-1:0] mem[memsize-1:0],writereg, readreg;

盡管memory型數(shù)據(jù)和reg型數(shù)據(jù)的定義格式很相似，但要注意其不同之處。如一個(gè)由n個(gè)1位寄存器構(gòu)

成的存儲(chǔ)器組是不同于一個(gè)n位的寄存器的。見下例：

reg [n-1:0] rega; //一個(gè)n位的寄存器

reg mema [n-1:0]; //一個(gè)由n個(gè)1位寄存器構(gòu)成的存儲(chǔ)器組

一個(gè)n位的寄存器可以在一條賦值語句里進(jìn)行賦值，而一個(gè)完整的存儲(chǔ)器則不行。見下例：

rega =0; //合法賦值語句

mema =0; //非法賦值語句

如果想對memory中的存儲(chǔ)單元進(jìn)行讀寫操作，必須指定該單元在存儲(chǔ)器中的地址。下面的寫法是正確的。

mema[3]=0; //給memory中的第3個(gè)存儲(chǔ)單元賦值為0。

進(jìn)行尋址的地址索引可以是表達(dá)式，這樣就可以對存儲(chǔ)器中的不同單元進(jìn)行操作。表達(dá)式的值可以取決于電路中其它的寄存器的值。例如可以用一個(gè)加法計(jì)數(shù)器來做RAM的地址索引。

“Verilog有什么用”的內(nèi)容就介紹到這里了，感謝大家的閱讀。如果想了解更多行業(yè)相關(guān)的知識可以關(guān)注億速云網(wǎng)站，小編將為大家輸出更多高質(zhì)量的實(shí)用文章！