SystemVerilog Downcast是什么

本篇內(nèi)容介紹了“SystemVerilog Downcast是什么”的有關(guān)知識(shí)，在實(shí)際案例的操作過(guò)程中，不少人都會(huì)遇到這樣的困境，接下來(lái)就讓小編帶領(lǐng)大家學(xué)習(xí)一下如何處理這些情況吧！希望大家仔細(xì)閱讀，能夠?qū)W有所成！

想象一種具有飛行能力的people，其他people都無(wú)法飛行。people肯定不想他們跳下懸崖摔個(gè)稀巴爛，才發(fā)現(xiàn)自己不會(huì)飛。所以在從懸崖跳下去之前，需要預(yù)警確保該people是否具有飛行能力。

在SystemVerilog中也是一樣，需要在仿真開(kāi)始之前獲得編譯錯(cuò)誤信息，不希望因?yàn)殄e(cuò)誤賦值導(dǎo)致仿真執(zhí)行兩天后突然中斷。在將基類(lèi)句柄賦值給子類(lèi)句柄時(shí)，需要顯式向下轉(zhuǎn)換（downcast）。

在下面的people示例中，使用fly（）方法明確該people具有飛行的能力。將基類(lèi)people句柄賦值給一個(gè)子類(lèi)people句柄成為稱(chēng)為向下轉(zhuǎn)換（downcast）。

virtual class normal_people;
…
endclass: normal_people

class flying_people extends normal_people;
  virtual function void fly();
    . . .
  endfunction
endclass:flying_people

module top;
task fly_if_you_can(normal_people peoples[]) ;
  fly_ people this_people
  for(int i=0;i<peoples.size();i++)
    begin
      // peoples[i].fly(); a compile-time error!
      if($cast(this_people, peoples[i]))
    this_ people.fly();
    end
endtask
endmodule :top

UVM面試題（66-73）

66、什么是virtual sequence和virtual sequencer ?

virtual sequence是一個(gè)包含和執(zhí)行多個(gè)子sequence的容器，virtual sequencer是包含其他sequencer的容器以使得virtual sequence中的每個(gè)子sequence都能在相應(yīng)的sequencer上獲得執(zhí)行。

67、 `uvm_do 和 `uvm_send 有什么區(qū)別?

`uvm_do自動(dòng)地創(chuàng)建、隨機(jī)化和發(fā)送新的對(duì)象，`uvm_send用于發(fā)送已經(jīng)完成創(chuàng)建和隨機(jī)化之后的對(duì)象

68、我們可以在UVM中自定義phase么?

可以在UVM中自定義phase，然后插入到已有的phase之間，自定義phase繼承自uvm_task_phase，需要實(shí)現(xiàn)其中的exec_task和exec_func方法。

69、RAL backdoor和frontdoor訪(fǎng)問(wèn)有什么區(qū)別?

backdoor訪(fǎng)問(wèn)：通過(guò)RTL信號(hào)路徑訪(fǎng)問(wèn)，不消耗仿真時(shí)間

frontdoor訪(fǎng)問(wèn)：通過(guò)數(shù)據(jù)總線(xiàn)協(xié)議訪(fǎng)問(wèn)，消耗仿真時(shí)間

70、 set_config_* 和 uvm_config_db 有什么不同?

set_config_*可以映射到相應(yīng)的uvm_config_db：

set_config_int(…)=>uvm_config_db#(uvm_bitstream_t) ::set(cntxt,…)set_config_string(…)=>uvm_config_db#(string) ::set(cntxt,…)set_config_object(…)=>uvm_config_db#(uvm_object) ::set(cntxt,…)

  71、如何在component或者sequence中訪(fǎng)問(wèn)DUT中的信號(hào)?     

接口信號(hào)可以通過(guò)指向具體interface的virtual interface訪(fǎng)問(wèn)，DUT內(nèi)部信號(hào)可以通過(guò)信號(hào)路徑訪(fǎng)問(wèn)

72、如何調(diào)試UVM中config_db的名稱(chēng)或者路徑不匹配的問(wèn)題?

使用+UVM_CONFIG_DB_TRACE獲得set/get信息

73、如何連接monitor和scoreboard、driver和sequencer ?

使用analysis port在connect phase連接monitor和scoreboard。driver具有一個(gè)seq_item_port，可以在agent的connect phase中連接到sequencer的seq_item_export

“SystemVerilog Downcast是什么”的內(nèi)容就介紹到這里了，感謝大家的閱讀。如果想了解更多行業(yè)相關(guān)的知識(shí)可以關(guān)注億速云網(wǎng)站，小編將為大家輸出更多高質(zhì)量的實(shí)用文章！