SystemVerilog中的package怎么在設(shè)計中使用

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SystemVerilog中的packages用于在不同module和interface之間共享parameters、types、tasks和functions。

packages是一個name space，其和top level在同一個層次。

在任何SystemVerilog/Verilog設(shè)計項目中，設(shè)計團隊通常都會共享一些parameters、types、tasks和functions。將這些通用結(jié)構(gòu)放入packages中，就可以在團隊中進行共享。

在packages中指定所有通用結(jié)構(gòu)后，需要先analyze package。然后單獨analyze和elaborate使用該packages中某些parameters、types、tasks和functions的模塊。

無需reanalyze 這個package，當共享packages很大時，可以節(jié)省很多運行時間。

但是在使用packages時：

?不允許使用wire和reg聲明。

?packages內(nèi)部聲明的tasks和functions需要是automatic的。

?sequence, property和 program將被忽略。

下面的例子中，有三個文件。test1.sv和test2.sv文件要訪問pkg1 package中的聲明，使用“：：”運算符解析這些type聲明（package_name :: type_name）和function聲明（package_name :: function_name）。

package pkg1;  typedef struct {int a;logic b;} my_struct;  typedef logic [127:0] my_T;  function automatic my_T subtract(my_T one, two);    return(one - two);  endfunction  function automatic my_struct complex_add(my_struct one, two);    complex_add.a = one.a + two.a;    complex_add.b = one.b + two.b;  endfunctionendpackage : pkg1

package.sv—包含兩個types（my_struct，my_T）,和兩個functions（subtract，
complex_add）

module test1 (  input pkg1::my_T in1, in2,  input [127:0]test_vector,  output pkg1::my_T result,  output equal  );  assign result = pkg1::subtract(in1, in2);  assign equal = (in1 == test_vector);endmodule

test1.sv—使用my_T type 和subtract function

module test2 (input pkg1::my_struct in1, in2,output pkg1::my_struct result2);assign result2 = pkg1::complex_add(in1, in2);endmodule

 test2.sv—使用my_struct type和complex_add function

我們首先分析package.sv文件以創(chuàng)建臨時pkg1.pvk文件。然后分別再analyze和elaborate test1和test2文件。

# Analyze the package file the first time, it creates pkg1.pvkfileanalyze -format sverilog package.sv

pkg1.pvk無法使用gvim/vim查看。

# Analyze/elaborate the first module, test1, that uses the packageanalyze -format sverilog test1.svelaborate test1# Analyze/elaborate the second module, test2, that uses the packageanalyze -format sverilog test2.svelaborate test2

同樣，也可以直接使用通配符導入package中的所有內(nèi)容，import p::*

到此，關(guān)于“SystemVerilog中的package怎么在設(shè)計中使用”的學習就結(jié)束了，希望能夠解決大家的疑惑。理論與實踐的搭配能更好的幫助大家學習，快去試試吧！若想繼續(xù)學習更多相關(guān)知識，請繼續(xù)關(guān)注億速云網(wǎng)站，小編會繼續(xù)努力為大家?guī)砀鄬嵱玫奈恼拢?/p>