FPGA中DCM/DLL/PLL/MMCM有什么區(qū)別

對于FPGA工程師來說，DCM/DLL/MMCM/PLL這些詞簡直每天都能看到，但很多人并不是很清楚它們之間的差異。

在Xilinx的FPGA中，時鐘管理器叫做Clock Management，簡稱CMT。我們所用到的DCM/PLL/MMCM都包含在CMT中。

DCM是比較早的FPGA中使用的，比如Sparten-3和Virtex-4，后面的器件不再使用了。在Virtex-4中，CMT包括一個PLL和兩個DCM。DCM的核心是DLL，即Delay Locked Loop，它是一個數(shù)字模塊，可以產(chǎn)生不同相位的時鐘、分頻、倍頻、相位動態(tài)調(diào)整等，但精度有限。

PLL就是Phase Locked Loop，這個大家應(yīng)該都熟悉，時鐘倍頻、分頻、調(diào)節(jié)相位等都是可以用PLL，而且PLL是一個模擬電路，它產(chǎn)生的頻率比DCM更加準(zhǔn)備，jitter也更好，但PLL不能動態(tài)調(diào)整相位。

MMCM是Mixed Mode Clock Manager，它的官方解釋是：This is a PLL with some small part of a DCM tacked on to do fine phase shifting (that's why its mixed mode - the PLL is analog, but the phase shift is digital).也就是說，它是在PLL的基礎(chǔ)上加上了相位動態(tài)調(diào)整功能，因為PLL是模塊電路，而動態(tài)調(diào)相是數(shù)字電路，所以叫Mixed Mode。MMCM是在Virtex-6中被引入的，而且Virtex-6中也只有MMCM。

到了7系列和Ultrascale中，MMCM和PLL同時存在。7s FPGA中，最高包含了24個CMT，每個CMT包含一個MMCM和一個PLL。Ultrascale中，一個CMT包含一個MMCM和 兩個PLL。

MMCM相對PLL的優(yōu)勢就是相位可動態(tài)調(diào)整，但PLL占用的面積更小。

在Vivado中，在使用Clock Wizard時，我們可以選擇使用MMCM或者PLL，而且可以它們的區(qū)別也僅僅下圖的紅框部分。