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今天小編給大家分享一下FPGA時(shí)序約束中xdc約束優(yōu)先級(jí)是什么的相關(guān)知識(shí)點(diǎn)，內(nèi)容詳細(xì)，邏輯清晰，相信大部分人都還太了解這方面的知識(shí)，所以分享這篇文章給大家參考一下，希望大家閱讀完這篇文章后有所收獲，下面我們一起來(lái)了解一下吧。
??在xdc文件中，按約束的先后順序依次被執(zhí)行，因此，針對(duì)同一個(gè)時(shí)鐘的不同約束，只有最后一條約束生效。
??雖然執(zhí)行順序是從前到后，但優(yōu)先級(jí)卻不同；就像四則運(yùn)算一樣，+-x÷都是按照從左到右的順序執(zhí)行，但x÷的優(yōu)先級(jí)比+-要高。
時(shí)序例外的優(yōu)先級(jí)從高到低為：
Clock Groups (set_clock_groups)
False Path (set_false_path)
Maximum Delay Path (set_max_delay) and Minimum Delay Path (set_min_delay)
Multicycle Paths (set_multicycle_path)
set_bus_skew約束并不影響上述優(yōu)先級(jí)且不與上述約束沖突。原因在于set_bus_skew并不是某條路徑上的約束，而是路徑與路徑之間的約束。
??對(duì)于同樣的約束，定義的越精細(xì)，優(yōu)先級(jí)越高。各對(duì)象的約束優(yōu)先級(jí)從高到低為：
ports->pins->cells
clocks。
??路徑聲明的優(yōu)先級(jí)從高到低為：
-from -through -to
-from -to
-from -through
-from
-through -to
-to
-through
優(yōu)先考慮對(duì)象，再考慮路徑。
??Example1：
set_max_delay 12 -from [get_clocks clk1] -to [get_clocks clk2]
set_max_delay 15 -from [get_clocks clk1]
該約束中，第一條約束會(huì)覆蓋第二條約束。
??Example2：
set_max_delay 12 -from [get_cells inst0] -to [get_cells inst1]
set_max_delay 15 -from [get_clocks clk1] -through [get_pins hier0/p0] -to
[get_cells inst1]
該約束中，第一條約束會(huì)覆蓋第二條約束。
??Example3：
set_max_delay 4 -through [get_pins inst0/I0]
set_max_delay 5 -through [get_pins inst0/I0] -through [get_pins inst1/I3]
這個(gè)約束中，兩條都會(huì)存在，這也使得時(shí)序收斂的難度更大，因?yàn)檫@兩條語(yǔ)句合并成了：
set_max_delay 4 -through [get_pins inst0/I0] -through [get_pins inst1/I3]
以上就是“FPGA時(shí)序約束中xdc約束優(yōu)先級(jí)是什么”這篇文章的所有內(nèi)容，感謝各位的閱讀！相信大家閱讀完這篇文章都有很大的收獲，小編每天都會(huì)為大家更新不同的知識(shí)，如果還想學(xué)習(xí)更多的知識(shí)，請(qǐng)關(guān)注億速云行業(yè)資訊頻道。
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