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本篇內(nèi)容介紹了“FPGA中Retiming原理是什么”的有關(guān)知識(shí),在實(shí)際案例的操作過程中,不少人都會(huì)遇到這樣的困境,接下來就讓小編帶領(lǐng)大家學(xué)習(xí)一下如何處理這些情況吧!希望大家仔細(xì)閱讀,能夠?qū)W有所成!
重定時(shí)(Retiming)是一種時(shí)序優(yōu)化技術(shù),用在不影響電路輸入/輸出行為的情況下跨組合邏輯寄存器從而提高設(shè)計(jì)性能。
Retiming就是重新調(diào)整時(shí)序,例如電路中遇到復(fù)雜的組合邏輯,延遲過大,電路時(shí)序不滿足,這個(gè)時(shí)候采用流水線技術(shù),在組合邏輯中插入寄存器加流水線,進(jìn)行操作,面積換速度思想。
我們知道任何的數(shù)字電路都可以等效成組合邏輯加D觸發(fā)器打拍,兩個(gè)D觸發(fā)器之間的組合邏輯路徑?jīng)Q定了,系統(tǒng)的工作頻率,決定芯片的性能。所以為了提高芯片的工作頻率,使用流水線技術(shù)在組合邏輯中插入寄存器。
在Vivado 綜合操作中有兩種方法實(shí)現(xiàn)自動(dòng)重定時(shí)(全局定時(shí)器),全局重定時(shí)是對(duì)整個(gè)設(shè)計(jì)而言的,基于設(shè)計(jì)時(shí)的時(shí)序要求優(yōu)化大型組合邏輯結(jié)構(gòu)中的寄存器設(shè)計(jì)。
這種方式需要分析設(shè)計(jì)中的所有邏輯,優(yōu)化最壞路徑情況下的寄存器從而使整體設(shè)計(jì)反應(yīng)速度更快。為了實(shí)現(xiàn)這一點(diǎn)設(shè)計(jì)時(shí)必須在.xdc文件中規(guī)定準(zhǔn)確的時(shí)間限制。在synth_design或Vivado GUI綜合設(shè)置下通過-retiming命令啟用全局重定時(shí),此外該特性還可以與合成中的BLOCK_SYNTH特性一起用于設(shè)計(jì)中的特定模塊。
寄存器時(shí)序異常(多循環(huán)路徑、錯(cuò)誤的路徑、最大延遲路徑)
寄存器的類型屬性不能改變(DONT_TOUCH, MARK_DEBUG)
采用不同控制級(jí)的寄存器
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