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RAM中的addra的bit數(shù)目

發(fā)布時(shí)間：2020-06-24 06:52:08 來(lái)源：網(wǎng)絡(luò) 閱讀：1377 作者：lihaichuan 欄目：開(kāi)發(fā)技術(shù)

一個(gè)RAM例化形式如下

 

reg [7:0] addra_A;

reg [7:0] addrb_A;

A_RAM uut(                       //RAM 寬度：16  深度：480
  .clka(clk),
  .ena(ena_A),
  .wea(1'b1),
  .addra(addra_A),
  .dina(dina_mv),
  .douta(douta_A),
  .clkb(clk),
  .enb(enb_A),
  .web(1'b0),
  .addrb(addrb_A),
  .dinb(dinb_mv),
  .doutb(doutb_A)
 );
其中RAM中的addra為9bit 即 addra[8:0] ;

而連接RAM地址的addra_A和addrb_A為8bit

這樣RAM會(huì)出現(xiàn)問(wèn)題。

如上面的例子 若8bit的addra_A=8'b1010_1010，例化后，addra=9'bZ_1010_1010。前面一位變成Z。就無(wú)法識(shí)別addra的數(shù)值了。

但是addra_A位數(shù)可以大于addra的，賦值時(shí)，產(chǎn)生截?cái)?。其?shí)就相當(dāng)于addra_A把值按位賦值給addra。

總結(jié)：

1、addra和addra_A位數(shù)應(yīng)該相同。同理，不僅僅是RAM例化時(shí)，兩者位數(shù)要相同，普通模塊也要相同。

2、在verilog代碼里（不是模塊例化）

reg [2:0] a;   reg [3:0] b;

b<=a;    

在verilog模塊的代碼里可以這樣寫。

向AI問(wèn)一下細(xì)節(jié)

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