溫馨提示×

您好，登錄后才能下訂單哦！

密碼登錄×
登錄注冊(cè)×
其他方式登錄
點(diǎn)擊 登錄注冊(cè) 即表示同意《億速云用戶服務(wù)條款》

寄存器初始為1時(shí)注意的事情

發(fā)布時(shí)間：2020-07-29 07:03:14 來(lái)源：網(wǎng)絡(luò) 閱讀：931 作者：lihaichuan 欄目：開(kāi)發(fā)技術(shù)

在編寫verilog代碼過(guò)程中，有時(shí)，我們需要某個(gè)寄存器初始化為1。整個(gè)工程功能仿真正確，但是綜合后仿真會(huì)出現(xiàn)問(wèn)題。如：

always@（posedge clk) begin

    if(!rst_n)

        req_data<=1;

    else if(data_valid==1）

        req_data<=0;

    else if(data_done==1)

        req_data<=1;

end

 

testbench中的相關(guān)代碼如下：

initial begin
  rst_n=0;
  data_valid=0;

  // Wait 100 ns for global reset to finish
  #100;
  rst_n=1;

這樣寫testbench，req_data在綜合后仿真時(shí)，if(!rst_n) req_data<=1，是不起作用的

在FPGA設(shè)計(jì)中，glbl.v常用來(lái)定義全局復(fù)位/置位、全局三態(tài)信號(hào)和DUT的連接，并且用來(lái)為設(shè)計(jì)提供有效地復(fù)位信號(hào)，對(duì)設(shè)計(jì)中使用到的全局信號(hào)進(jìn)行初始化。在仿真起始的
100n中，glbl將自動(dòng)產(chǎn)生全局復(fù)位置位。 代碼改寫 成下面即可               // Wait 100 ns for global reset to finish
  #100;
  #10;
  rst_n=1;      

個(gè)人理解：glbl將所有信號(hào)初始化為0，此時(shí)rst_n不起作用                                                             

向AI問(wèn)一下細(xì)節(jié)

免責(zé)聲明：本站發(fā)布的內(nèi)容（圖片、視頻和文字）以原創(chuàng)、轉(zhuǎn)載和分享為主，文章觀點(diǎn)不代表本網(wǎng)站立場(chǎng)，如果涉及侵權(quán)請(qǐng)聯(lián)系站長(zhǎng)郵箱：is@yisu.com進(jìn)行舉報(bào)，并提供相關(guān)證據(jù)，一經(jīng)查實(shí)，將立刻刪除涉嫌侵權(quán)內(nèi)容。

AI
助
手