為何在ICG Cell中使用鎖存器Latch

為何在ICG Cell中使用鎖存器Latch，很多新手對此不是很清楚，為了幫助大家解決這個難題，下面小編將為大家詳細(xì)講解，有這方面需求的人可以來學(xué)習(xí)下，希望你能有所收獲。

下面是門控時鐘（clock gating）的最簡單實現(xiàn)方法（使用與門）：

從理論上講，這是可行的：當(dāng)使能信號Enable為高電平時，時鐘將被傳遞到被門控的觸發(fā)器FF2。

問題在于時序（timing）。在時鐘的上升沿，觸發(fā)器FF1的D輸入傳播到Q輸出，但是時鐘的同一上升沿也到達(dá)了與門，這會導(dǎo)致門控時鐘出現(xiàn)毛刺現(xiàn)象。

因此，我們使用集成時鐘門控（ICG）單元，該單元包含一個低電平敏感的鎖存器

當(dāng)時鐘為低電平時，允許輸入直接傳播到與門的輸入。此時時鐘為低電平，所以與門的輸出將為低電平，與使能輸入無關(guān)。

但是，當(dāng)時鐘為高電平時，鎖存器將關(guān)閉，并阻止Enable值的任何更改傳播到AND門。這就不會產(chǎn)生毛刺。

當(dāng)時鐘再次變?yōu)榈碗娖綍r，鎖存器重新打開，新的使能值通過鎖存器。

可以使用單獨的門（鎖存器和與門）構(gòu)建這種類型的電路，但這需要在綜合/后端/STA中進(jìn)行一些額外的時序檢查。

大多數(shù)ASIC庫都提供一個標(biāo)準(zhǔn)的ICG單元，其中的時序已經(jīng)在內(nèi)部進(jìn)行了描述。類似于觸發(fā)器和鎖存器，ICG單元的使能輸入同樣具有建立和保持時間要求，很容易進(jìn)行時序分析。

那么為什么使用Latch-based ICG 而不使用Flip-Flop-based ICG呢？

如果使用的是上升沿觸發(fā)的觸發(fā)器，就會發(fā)生和一開始的clock gating設(shè)計一樣的問題

如果使用的是下降沿觸發(fā)的觸發(fā)器代替低電平敏感的鎖存器，在時鐘的下降沿捕獲使能輸入。這樣與門的使能輸入會保持穩(wěn)定，直到時鐘的下一個下降沿。因此，解決了毛刺問題。

但是，這會帶來三個問題：

1、觸發(fā)器通常由兩個鎖存器組成。因此，F(xiàn)lip-Flop-basedICG相比Latch-based ICG面積增加了一倍。

2、Flip-Flop-based ICG相比Latch-based ICG增加了功耗

3、最重要的是，F(xiàn)lip-Flop-based ICG在時鐘下降沿捕獲使能輸入，必須在半個時鐘周期內(nèi)完成。而使用鎖存器，能夠占用整個時鐘周期（time borrow），因為Latch在有效電平是一直能夠傳播數(shù)據(jù)的，觸發(fā)器只能在邊沿傳播數(shù)據(jù)。

因此，Latch-based ICG相比Flip-Flop-based ICG具有更好的功耗、面積和時序。

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