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本篇文章給大家分享的是有關(guān)如何淺析UVM概念中的topdown phase，小編覺(jué)得挺實(shí)用的，因此分享給大家學(xué)習(xí)，希望大家閱讀完這篇文章后可以有所收獲，話不多說(shuō)，跟著小編一起來(lái)看看吧。
在學(xué)習(xí)UVM的phase機(jī)制時(shí)，我們知道build phase和final phase是topdown phase( function phase)
其他的phase都是bottomup phase(function phase ),或者task phase。
首先讓我們看一下uvm phase機(jī)制的層次結(jié)構(gòu)。
從上圖可以看出，完整的phase機(jī)制分為三種類型的phase：
uvm_topdown_phase
uvm_bottomup_phase
uvm_task_phase
所有這些phase的類定義如下:
virtual class uvm_topdown_phase extends uvm_phaseclass uvm_build_phase extends uvm_topdown_phase
類似的，對(duì)于uvm_bottomup_phase
virtual class uvm_bottomup_phase extends uvm_phase
所以，為什么build phase和final phase是top down呢？
通常，當(dāng)我們構(gòu)建uvm 測(cè)試平臺(tái)時(shí)，如果我們查看層次結(jié)構(gòu)，我們會(huì)在頂層發(fā)現(xiàn)uvm_top，它是測(cè)試平臺(tái)的靜態(tài)組件。
如以下代碼段所示：
module uvm_top();//DUTInstance//InterfaceInstance//Clockgenerationinitialbegin //VirtualInterface Instance ....... ....... run_test();endendmodule
因此，當(dāng)從頂層調(diào)用run_test時(shí)，它將啟動(dòng)uvm phase機(jī)制，依次執(zhí)行testbench的 testclass 、environment class、agent class的build phase.
final phase也是topdown phase。其余的function phase是bottomup phase，例如connect phase，其用于組件之間的TLM互連，并且通常需要向上移動(dòng)層次結(jié)構(gòu)。
以上就是如何淺析UVM概念中的topdown phase，小編相信有部分知識(shí)點(diǎn)可能是我們?nèi)粘９ぷ鲿?huì)見(jiàn)到或用到的。希望你能通過(guò)這篇文章學(xué)到更多知識(shí)。更多詳情敬請(qǐng)關(guān)注億速云行業(yè)資訊頻道。
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