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本篇文章給大家分享的是有關(guān)Vivado中如何強(qiáng)制指定IP的頂層,小編覺得挺實(shí)用的,因此分享給大家學(xué)習(xí),希望大家閱讀完這篇文章后可以有所收獲,話不多說,跟著小編一起來看看吧。
在IP Integrated界面,Advance下新建一個(gè)GROUP,名字無所謂,可以設(shè)置任何名字,默認(rèn)一般取名為Verilog Synthesis Wrapper;
修改這個(gè)Group的IP File Group Properties下的(可以在點(diǎn)擊剛才新建的Group,會有一個(gè)屬性欄):
Name為xilinx_verilogsynthesiswrapper
Env ids為verilogSource:vivado.xilinx.com:synthesis.wrapper或:vivado.xilinx.com:synthesis.wrapper
Type為verilog:synthesis_wrapper
以上是建立綜合時(shí)候的Top層,下面介紹如何設(shè)置用于仿真情況下IP的頂層:
同樣也是在Advance下新建一個(gè)GROUP,名字同樣可以隨意設(shè)置,默認(rèn)用Verilog Simulation Wrapper;
修改IP File Group Properties下的(這個(gè)和上面綜合使用的操作方法一樣):
Name為xilinx_verilogsimulationwrapper
Env ids為verilogSource:vivado.xilinx.com:simulation.wrapper或:vivado.xilinx.com:simulation.wrapper
Type為verilog:simulation_wrapper
然后將作為頂層的_v.ttcl(必須用module <=: ComponentName :> 定義moudule名)添加到這兩個(gè)Group下,Vhdl同理;其實(shí)也可以添加Verilog文件,不過這樣就沒啥意義,ttcl文件發(fā)揮很強(qiáng)的優(yōu)勢,諸如縮減代碼,例如我需要設(shè)置n組變量,變量名為a0,a1,a2,a3......an(n>100),用verilog絕對不可以用不超過10行代碼實(shí)現(xiàn),但是ttcl可以。
以上就是Vivado中如何強(qiáng)制指定IP的頂層,小編相信有部分知識點(diǎn)可能是我們?nèi)粘9ぷ鲿姷交蛴玫降?。希望你能通過這篇文章學(xué)到更多知識。更多詳情敬請關(guān)注億速云行業(yè)資訊頻道。
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