大數(shù)據(jù)開發(fā)中如何設(shè)置輸入延時(shí)約束

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這是一個(gè)經(jīng)典的時(shí)序分析模型，上游芯片將時(shí)鐘發(fā)送給FPGA，對于內(nèi)部同步元件之間的可以使用create_clock進(jìn)行約束，對于外部芯片發(fā)送數(shù)據(jù)通過FPGA端口到達(dá)FPGA內(nèi)部第一級接受觸發(fā)器使用set_input_delay進(jìn)行約束，對于FPGA的末級觸發(fā)器通過端口到達(dá)下游芯片使用set_output_delay進(jìn)行約束。輸入端口到輸出端口的組合邏輯使用set_max_delay進(jìn)行約束。 

圖中trace_delay指的是板級延遲，輸入延遲指的是上游芯片的時(shí)鐘沿發(fā)出數(shù)據(jù)到FPGA接收到數(shù)據(jù)所需的時(shí)間input_delay。

Input_delay = T_co(clock output) + TD(trace delay)

最大延遲可以構(gòu)建建立時(shí)間約束，最小延遲可以構(gòu)建保持時(shí)間約束。

DDR的約束：在上升沿和下降沿都進(jìn)行數(shù)據(jù)采樣

set_input_delay 1 -min -clock clk [get_ports data_in]

set_input_delay 2 -max -clock clk [get_ports data_in]

set_input_delay 1 -min -clock clk [get_ports data_in] -clock_fall -add_delay(防止語句覆蓋掉前面的語句，需要加add_delay)

set_input_delay 2 -max -clock clk [get_ports data_in] -clock_fall -add_delay

set tco_max 2,0

set td_max 3.0

set tco_min 0.0

set td_min 0.0

create_clock -name sysclk -period 10 [get_ports clkin]  //創(chuàng)建系統(tǒng)時(shí)鐘

set_input_delay -clock sysclk -max [expr {$tco_max+$td_max}] [get_points din]

set_input_delay -clock sysclk -min [expr {$tco_min+$td_min}] [get_points din]

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