服務(wù)器中怎么創(chuàng)建基本時鐘周期約束

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Xilinx建議把時序約束和物理約束分開來寫。（但是必須有一個作為target）

時序約束用于綜合和實(shí)現(xiàn)，物理約束用于實(shí)現(xiàn)。

1時鐘周期

2占空比

3相位

        Waveform={上升沿時刻，下降沿時刻}

1.Primary clock

首先確定Primary clock指的是板子上提供的晶振的時鐘，通常連接到FPGA的cc引腳上，另外一種情況就是吉比特收發(fā)器。后面所有的時序約束都來源于Primary clock。

Primary clock 指的是引腳上的時鐘，創(chuàng)建一個時鐘周期為10ns的代碼

create_clock -period 10 [get_ports sysclk]  //分配到sysclk這個管腳

2.生成時鐘clock

2.1用戶自定義生成時鐘  命令：create_generated_clock

2.2自動推斷出來的時鐘   比如MMCM或者PLL或者BUFR（分頻產(chǎn)生時鐘）

這些都是不需要做約束的，只需要對primary時鐘做約束

首先創(chuàng)建primary clock：

create_clock -name clkin -period 10 [get_ports clkin]

然后使用兩種方法指定generate時鐘：

第一種方式：create_generated_clock -name clkdiv2 -source [get_ports clkin]\ -divide_by 2 [get_pins rega/q]

第二種方式：create_generated_clock -name clkdiv2 -source [get_pins REGA/C]\ -divide_by 2 [get_pins rega/q]

第三種方式：create_generated_clock -name clkdiv2 -source [get_pins REGA/C]\

-edges {1 3 5} [get_pins rega/q]

可以對MMCM生成的時鐘進(jìn)行重命名：

create_generated_clock -name clk_rx [get_pins clk_gen_i0/clk_core_i0/inst \

/mmcm_adv_inst/clkout0]

3.時鐘分組

3.1同步時鐘

3.2異步時鐘

3.3不可擴(kuò)展時鐘

到此，關(guān)于“服務(wù)器中怎么創(chuàng)建基本時鐘周期約束”的學(xué)習(xí)就結(jié)束了，希望能夠解決大家的疑惑。理論與實(shí)踐的搭配能更好的幫助大家學(xué)習(xí)，快去試試吧！若想繼續(xù)學(xué)習(xí)更多相關(guān)知識，請繼續(xù)關(guān)注億速云網(wǎng)站，小編會繼續(xù)努力為大家?guī)砀鄬?shí)用的文章！