Xilinx中的Primitives和Macros該怎么理解

Xilinx中的Primitives和Macros該怎么理解，針對(duì)這個(gè)問題，這篇文章詳細(xì)介紹了相對(duì)應(yīng)的分析和解答，希望可以幫助更多想解決這個(gè)問題的小伙伴找到更簡單易行的方法。

源語（Primitives）-Xilinx庫中最簡單的設(shè)計(jì)元素。Primitives 基元是設(shè)計(jì)元素“原子”。Xilinx原語的示例包括簡單緩沖區(qū)BUF和帶有時(shí)鐘使能和清除功能的D觸發(fā)器FDCE。
宏（Macros）-Xilinx庫的設(shè)計(jì)元素“分子”?？梢詮脑O(shè)計(jì)元素原語或宏創(chuàng)建宏。例如，F(xiàn)D4CE觸發(fā)器宏是4個(gè)FDCE原語的組合。

1源語分類

Xilinx的原語分為10類，包括：計(jì)算組件，IO端口組件，寄存器/鎖存器，時(shí)鐘組件，處理器組件，移位寄存器，配置和檢測(cè)組件，RAM/ROM組件，Slice/CLB組件，G-tranceiver。具體原語資源更詳盡描述請(qǐng)參考文檔UG799以及UG768。

2源語調(diào)用

1>打開PROJECT MANAGER-->Language Templates

2>語言模板如下圖5大部分

3>選擇相應(yīng)的器件類型和模塊組件。

4>BUFG示例

//    BUFG     : In order to incorporate this function into the design,
//   Verilog   : the following instance declaration needs to be placed
//  instance   : in the body of the design code.  The instance name
// declaration : (BUFG_inst) and/or the port declarations within the
//    code     : parenthesis may be changed to properly reference and
//             : connect this function to the design.  All inputs
//             : and outputs must be connected.

//  <-----Cut code below this line---->

   // BUFG: Global Clock Simple Buffer
   //       Kintex-7
   // Xilinx HDL Language Template, version 2019.1

   BUFG BUFG_inst (
      .O(O), // 1-bit output: Clock output
      .I(I)  // 1-bit input: Clock input
   );

   // End of BUFG_inst instantiation

3 BUFG

Primitive: Global Clock Simple Buffer

介紹：
該設(shè)計(jì)元素是一個(gè)高扇出緩沖器，可將信號(hào)連接到全局路由資源，以實(shí)現(xiàn)信號(hào)的低偏斜分布。BUFG通常用于時(shí)鐘網(wǎng)絡(luò)以及其他高扇出網(wǎng)絡(luò)，如置位/復(fù)位和時(shí)鐘使能。
端口描述：

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