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Illegal output or inout port connection (port 'out').

發(fā)布時(shí)間：2020-06-24 16:43:33 來源：網(wǎng)絡(luò) 閱讀：4585 作者：lihaichuan 欄目：開發(fā)技術(shù)

一個(gè)4位計(jì)數(shù)器程序在ISE 聯(lián)合modelsim進(jìn)行仿真，代碼如下

testbench的內(nèi)容：

module count4_tb;
 
 reg clk,reset;
 wire [3:0] out;
 parameter DELY=100;
 
 count4 mycount(out,reset,clk);
 
 always #(DELY/2) clk=~clk;
 
 initial begin
  clk=0;
  reset=0;
  #DELY reset=1;
  #DELY reset=0;
  #(DELY*200) $finish;
 end
   
 initial $monitor($time,,,"clk=%d reset=%d out=%d",clk,reset,out);
 
endmodule

 

count4.v的內(nèi)容：

module count4(out,reset,clk
    );
 
  output [3:0] out;
  input reset,clk;
  reg [3:0] out;
 
  always@(posedge clk) begin
  if(reset)
   out<=0;
  else
   out<=out+1;
  end

endmodule

 

功能仿真，沒有錯(cuò)誤，而布局布線后仿真，有如下錯(cuò)誤提示

Illegal output or inout port connection (port 'out').

改正辦法：

將testbench 中的 count4 mycount(out,reset,clk);改為count4 mycount(.out(out),.reset(reset),.clk(clk));時(shí)序仿真就會(huì)正確運(yùn)行。

向AI問一下細(xì)節(jié)

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